verilog - список вопросов по программированию verilog

7

ответов

Инструмент для рисования временных диаграмм

В последнее время я работаю с группой разработчиков аппаратного обеспечения над разработкой ASIC. И я рисую много временных диаграмм, для которых я использую Microsoft Excel, так как их легко импортировать в документ Word. Но, ...

вопрос задан: 22 July 2013 21:23

7

ответов

Как записать linter? [закрытый]

В мое время задание I, и другие в моей команде пишет много моделей оборудования в Verilog-AMS, язык, поддерживаемый, прежде всего, коммерческими поставщиками и несколькими проектами средства моделирования с открытым исходным кодом. Одна вещь это...

syntax-checking verilog coding-style

вопрос задан: 4 April 2010 04:59

7

ответов

Опыт с Разработкой через тестирование (TDD) для логики (микросхема) дизайн в Verilog или VHDL

Я считал сеть, и обсуждения/примеры, кажется, для традиционной разработки программного обеспечения. Так как Verilog и VHDL (используемый для структуры кристалла, например, FPGAs и ASICs) подобны программному обеспечению...

tdd simulation verilog vhdl fpga

вопрос задан: 2 March 2010 18:28

7

ответов

Нахождение следующего в циклическом планировании битовым жонглированием

Рассмотрите следующую проблему. У Вас есть строка битов, которая представляет текущее запланированное ведомое устройство в прямом кодировании. Например, "00000100" (при этом крайний левый бит является № 7 и самым правым № 0), средства...

vhdl verilog bit-manipulation algorithm

вопрос задан: 26 January 2009 16:31

6

ответов

Генерация случайных чисел на спартанце-3E

Я должен генерировать псевдослучайные числа для своего генетического алгоритма для спартанского-3E FPGA, и я хочу реализовать его в verilog: Вы могли дать мне какие-либо подсказки по этому?

hardware random verilog fpga

вопрос задан: 16 April 2009 17:15

6

ответов

Микроконтроллер + средство моделирования Verilog/VHDL?

За эти годы я работал в ряде основанных на микроконтроллере проектов; главным образом с PIC Микрочипа. Я использовал различные средства моделирования микроконтроллера, и в то время как они могут время от времени быть очень полезными, я...

vhdl verilog simulator microcontroller

вопрос задан: 17 December 2008 19:23

5

ответов

Ресурсы для изучения [закрытого] Verilog

Я плохо знаком с Verilog. Кто-то может предложить ресурс изучения, книгу, видео, блог или что-нибудь, с чем они имели хороший личный опыт и помогли им изучить это быстрее? Если это помогает, я имею...

microcontroller verilog fpga

вопрос задан: 28 February 2011 14:29

5

ответов

Совместное использование констант между языками

У меня длинный список константы, к которым мне нужен доступ в нескольких проектах на разных языках (Verilog, C, C ++ и C #). Вместо того, чтобы повторять их на каждом языке, есть хороший способ ...

c# c++ c constants verilog

вопрос задан: 23 August 2010 18:01

5

ответов

Каковы лучшие практики для Языков описания аппаратных средств (Verilog, VHDL и т.д.) [закрытый]

Какие лучшие практики должны наблюдаться при реализации кода HDL? Каковы общности и различия по сравнению с полями разработки более стандартного программного обеспечения?

verilog vhdl hdl

вопрос задан: 28 November 2008 23:47

5

ответов

Verilog автоматическая задача

Что означает то, если задача объявляется с автоматическим ключевым словом в Verilog? задача автоматический do_things; вход [31:0] number_of_things; reg [31:0] tmp_thing; начните//... заканчивают endtask;...

verilog

вопрос задан: 29 August 2008 08:56

4

ответа

VHDL/Verilog, связанный, программируя форумы? [закрытый]

Аппаратный дизайн с VHDL или Verilog больше похож на программирование в наше время. Однако я вижу, ТАКИМ ОБРАЗОМ, участники так активно не говорят о программировании VHDL/Verilog. Есть ли любой форум, имеющий дело с аппаратными средствами...

vhdl verilog system-verilog systemc

вопрос задан: 25 April 2011 00:18

4

ответа

Необходимо ли удалить все предупреждения в Verilog или дизайн VHDL? Почему или почему нет?

В (обычном) программном обеспечении я работал в компаниях, где gcc опция - Стена используется для показа всех предупреждений. Затем с ними нужно иметь дело. С нетривиальным FPGA/ASIC разрабатывают в Verilog или VHDL там...

verilog vhdl fpga intel-fpga asic

вопрос задан: 3 May 2010 17:54

4

ответа

Каково различие между $stop и $finish в Verilog?

Я использую средство моделирования GUI, и они оба, кажется, делают то же самое.

verilog

вопрос задан: 7 March 2010 04:00

2

ответа

Verilog: циклические экземпляры в иерархическом пути

Вот фрагмент кода: я пытаюсь загрузить текстовый файл (256 строк с 32 двоичными значениями) в регистр. Но мои регистры разработаны иерархически. Поэтому я пытаюсь сделать следующий цикл: ...

verilog system-verilog

вопрос задан: 15 January 2019 19:49

2

ответа

Экспорт задач к 'C использование DPI

У меня есть базирующийся испытательный стенд verilog, с которым соединяют интерфейсом к 'C источник с помощью DPI. Теперь использование DPI я планирую записать свое целое встроенное микропрограммное обеспечение. Чтобы сделать это, мне нужны 3 вещи Прерыва

system-verilog-dpi verification system-verilog hardware verilog

вопрос задан: 8 November 2016 20:40

2

ответа

У нас может быть массив пользовательских модулей?

У нас может быть массив экземпляров для пользовательского модуля? Например: мы могли ввести [15:0] a; - это создает шину. Можем мы делать то же самое для пользовательских модулей, т.е. DFF [15:0] d; где DFF...

verilog

вопрос задан: 14 July 2015 16:24

2

ответа

Разница между & ldquo; параметром & rdquo; и & ldquo; localparam & rdquo;

Я пишу проект с Verilog и хочу использовать параметр для определения некоторого параметра в моем модуле. Но когда я читаю какой-то исходный код, иногда вместо параметра используется localparam. Что ...

verilog

вопрос задан: 17 May 2015 16:01

2

ответа

Как объявить и использовать 1D и 2D массивы байтов в Verilog?

Как объявить и использовать 1D и 2D массивы байтов в Verilog? например, как сделать что-то как байт a_2D [3] [3]; байт a_1D [3];//использующий 1D для (интервал i=0; я <3; я ++) {a_1D [я] = (байт) я;}//использование 2D...

arrays byte verilog

вопрос задан: 10 June 2010 03:50

2

ответа

Что фигурные скобки означают в Verilog?

Мне нелегко понимать следующий синтаксис в verilog: вход [15:0] a;//16-разрядный ввод-вывод [31:0] результат;//32-разрядный вывод присваивают результат = {{ 16 {[15]}}, {[15:0]}}; я знаю...

concatenation verilog

вопрос задан: 20 January 2010 16:11

2

ответа

Передающая иерархия в модуль Verilog

У меня есть модуль "наблюдателя", который в настоящее время использует глобальные иерархии в нем. Я должен инстанцировать второго экземпляра этого со второй глобальной иерархией. В настоящее время: наблюдатель модуля; проводной сигнал =...

verilog

вопрос задан: 15 September 2008 21:57

1

ответ

Как объявить входы и выходы, когда это противоположно для разных модулей в процессоре в Verilog?

модуль alucontrol (iw, cntrl, Ra, Rb, Wa); ввод [14: 0] iw; выходной регистр [3: 0] cntrl; выход рег [3: 0] Ra; выход рег [3: 0] Rb; выход рег [3: 0] Ва; всегда @ (*) begin cntrl = iw [14:12]; Ra = IW [...

syntax verilog alu

вопрос задан: 25 March 2019 06:54

1

ответ

Почему iverilog жалуется на это выражение / ширину порта?

У меня сбивающая с толку ошибка Verilog, которая возникает, когда я пытаюсь создать 5-битный 2x1 MUX с использованием кода STRUCTURAL, и я не могу найти информацию о том, почему мой код отображается неправильно Ошибка: ...

verilog iverilog

вопрос задан: 5 March 2019 06:08

1

ответ

Вивадо дает проблемы при попытке нарезать массив с помощью непостоянного целого числа

Я использую Verilog для дизайна и использую целое число, которое переопределяется каждый раз, когда блок Always работает на положительном фронте тактовой частоты Это прекрасно работает для одного из моих двух массивов в блоке Always ...

arrays verilog synthesis

вопрос задан: 22 January 2019 13:24

1

ответ

Макросы для упаковки и распаковки трехмерных массивов в Verilog

Я новичок в Verilog. Я хочу упаковать и распаковать трехмерные входы и выходы в коде, для которого я определил два макроса, как показано ниже: `define PACK_3D (PK_WIDTH, PK_HEIGHT, PK_DEPTH, PK_SRC, PK_DEST) ...

compiler-errors verilog

вопрос задан: 19 January 2019 11:52

1

ответ

понимание двоичного множителя с использованием диаграммы уровня затвора

У меня проблемы с пониманием следующего кода (bimpy.v), который выполняет операцию беззнакового 2-битного умножения. Редактировать: Добавлен комментарий от одного из моих друзей: следующая модификация делает то же самое ...

multiplication synthesis binary verilog fpga

вопрос задан: 18 January 2019 15:48

1

ответ

Передача 256-разрядного провода к C функционирует через VPI Verilog

У меня есть 256-разрядное значение в Verilog: reg [255:0] val; я хочу определить системный $foo задачи, который обращается к внешнему C использование VPI, таким образом, я могу назвать $foo как это: $foo (val); Теперь, в C...

c verilog

вопрос задан: 26 July 2013 13:30

1

ответ

В чем разница между == и === в Verilog?

В чем разница между: if (dataoutput [7: 0] == 8'bx) begin и if (dataoutput [7: 0] === 8'bx) begin После выполнения dataoutput = 52'bx, второй дает 1, но первый дает 0. Почему? (0 ...

verilog hdl

вопрос задан: 4 October 2012 16:19

1

ответ

вывод, не обновляющий до следующего такта

У меня есть модуль кода ниже всегда (posedge, Clk) начинают ForwardA = 0; ForwardB = 0;//Опасность EX, если (EXMEMRegWrite == 1) начинаются если (EXMEMrd! = 0), если (EXMEMrd == IDEXrs) ForwardA = 2'b10;...

verilog

вопрос задан: 5 May 2010 01:45

1

ответ

Загрузите полуслово и байт загрузки в единственном канале передачи данных цикла

Была эта проблема, которую спросили о реализации байта загрузки в единственный канал передачи данных цикла, не имея необходимость изменять память данных, и решение было чем-то ниже. сопроводительный текст http://...

mips verilog cpu-architecture vhdl

вопрос задан: 3 March 2010 21:58

1

ответ

Связанные ресурсы $readmemh$writememh

Внезапно, я заставлен изучить некоторый verilog код испытательного стенда, который в большой степени использует $readmemh и $writememh. Я понял, что это в основном читало в память и пишет в память. Я буду счастлив, если Вы можете...

verilog hardware

вопрос задан: 9 March 2009 15:16