Ошибка при добавлении std_logic_vectors

Я хочу иметь простой модуль, который добавляет два std_logic_vector. Однако при использовании кода ниже с оператором + он не синтезируется.

library IEEE; 
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;

entity add_module is
        port(
  pr_in1   : in std_logic_vector(31 downto 0);
  pr_in2   : in std_logic_vector(31 downto 0);
  pr_out   : out std_logic_vector(31 downto 0)  
        );
end add_module;

architecture Behavior of add_module is

begin

    pr_out <= pr_in1 + pr_in2;

end architecture Behavior;

Сообщение об ошибке, которое я получаю из XST

Строка 17. + не может иметь таких операндов в этом контексте.

Я пропустил библиотеку? Если возможно, я не хочу преобразовывать входные данные в натуральные числа.

Большое спасибо