vhdl - список вопросов по программированию vhdl

9

ответов

Кто-либо может рекомендовать хороший ресурс для изучения VHDL? [закрытый]

Кто-либо может рекомендовать хорошую книгу для изучения VHDL? Или сбой этого, какого-либо хорошего ресурса?

vhdl hardware

вопрос задан: 2 April 2009 13:53

7

ответов

Профессиональный VHDL IDE? [закрытый]

Существует ли хороший IDE для работы с проектами VHDL? Или большинство профессионалов работает с emacs/vim/notepad ++?

ide vhdl

вопрос задан: 6 April 2011 13:53

7

ответов

Опыт с Разработкой через тестирование (TDD) для логики (микросхема) дизайн в Verilog или VHDL

Я считал сеть, и обсуждения/примеры, кажется, для традиционной разработки программного обеспечения. Так как Verilog и VHDL (используемый для структуры кристалла, например, FPGAs и ASICs) подобны программному обеспечению...

tdd simulation verilog vhdl fpga

вопрос задан: 2 March 2010 18:28

7

ответов

Нахождение следующего в циклическом планировании битовым жонглированием

Рассмотрите следующую проблему. У Вас есть строка битов, которая представляет текущее запланированное ведомое устройство в прямом кодировании. Например, "00000100" (при этом крайний левый бит является № 7 и самым правым № 0), средства...

vhdl verilog bit-manipulation algorithm

вопрос задан: 26 January 2009 16:31

6

ответов

Какой язык программирования имеет очень короткую контекстно-свободную грамматику в своей формальной спецификации?

Какой язык программирования имеет короткие и красивые грамматики (в EBNF)? Некоторые языки являются easer, который будет проанализирован. Некоторое время назад я создал простой синтаксический анализатор VHDL, но это было очень медленно. Не потому что это.

python c bash vhdl

вопрос задан: 21 November 2009 22:32

6

ответов

Микроконтроллер + средство моделирования Verilog/VHDL?

За эти годы я работал в ряде основанных на микроконтроллере проектов; главным образом с PIC Микрочипа. Я использовал различные средства моделирования микроконтроллера, и в то время как они могут время от времени быть очень полезными, я...

vhdl verilog simulator microcontroller

вопрос задан: 17 December 2008 19:23

5

ответов

Как к реестру акционеров и определениям битового поля между драйвером устройства и FPGA это управляет

Есть ли какие-либо хорошие, существующие программные инструменты, доступные для помощи в генерации C заголовочным файлам с соответствующим #defines для смещений регистра, а также разрядных определений от VHDL? Если какие-либо такие инструменты делают...

c embedded driver device-driver vhdl

вопрос задан: 18 October 2009 19:41

5

ответов

Каковы лучшие практики для Языков описания аппаратных средств (Verilog, VHDL и т.д.) [закрытый]

Какие лучшие практики должны наблюдаться при реализации кода HDL? Каковы общности и различия по сравнению с полями разработки более стандартного программного обеспечения?

verilog vhdl hdl

вопрос задан: 28 November 2008 23:47

4

ответа

VHDL/Verilog, связанный, программируя форумы? [закрытый]

Аппаратный дизайн с VHDL или Verilog больше похож на программирование в наше время. Однако я вижу, ТАКИМ ОБРАЗОМ, участники так активно не говорят о программировании VHDL/Verilog. Есть ли любой форум, имеющий дело с аппаратными средствами...

vhdl verilog system-verilog systemc

вопрос задан: 25 April 2011 00:18

4

ответа

Необходимо ли удалить все предупреждения в Verilog или дизайн VHDL? Почему или почему нет?

В (обычном) программном обеспечении я работал в компаниях, где gcc опция - Стена используется для показа всех предупреждений. Затем с ними нужно иметь дело. С нетривиальным FPGA/ASIC разрабатывают в Verilog или VHDL там...

verilog vhdl fpga intel-fpga asic

вопрос задан: 3 May 2010 17:54

4

ответа

Программа для рисования блок-схем VHDL? [закрытый]

Есть ли какая-либо бесплатная программа там, которая может проанализировать набор файлов VHDL и создать блок-схему от них? Редактирование я больше ищу программу, которая создаст изображение блок-схемы для движения...

diagram vhdl

вопрос задан: 21 July 2009 19:48

4

ответа

Хорошие сайты/блоги для [закрытых] проектов разработки FPGA

Я ищу интересные ресурсы онлайн на разработке FPGA - сайты, блоги, такая вещь. Что я, после примеры забавы (и надо надеяться не слишком дорогой) проекты, которые можно испытать...

firmware fpga vhdl embedded

вопрос задан: 31 December 2008 10:24

3

ответа

Как использовать итеративную переменную в кейсе [VHDL]

Я хочу создать свой интерфейс регистра, потому что у меня есть несколько экземпляров (каналов) одного и того же периферийного устройства. В то время как (I < generic_num_of_instances) цикл case loc_addr имеет место, когда 0 + I * 256 = > ...

vhdl

вопрос задан: 19 February 2019 09:07

3

ответа

Программирование VHDL на Linux?

Кто-либо знает, приятная атмосфера, чтобы программировать VHDL и моделировать его (не имейте значения Xilinx или Altera), использование Linux?

linux vhdl xilinx intel-fpga

вопрос задан: 28 June 2016 18:57

3

ответа

Можно ли рекомендовать веб-сайт для vhdl исходных кодов? [закрытый]

Я хочу веб-сайт исходных кодов VHDL, которые обеспечивают готовое для использования исходного кода компонента. например: полный сумматор vhdl исходный код.

hardware vhdl hardware-design

вопрос задан: 21 September 2012 17:24

3

ответа

Аппаратное представление для массивов в VHDL

Используя VHDL я хочу иметь некоторые регистры, которые хранят 16 битов в каждом. Таким образом, я нашел, что VHDL имеет созданный в массиве, и я хочу использовать его для хранения 16 битов в каждом элементе в iy, таким образом, я хочу знать если...

vhdl

вопрос задан: 10 March 2010 16:08

3

ответа

'если', по сравнению с 'когда' для того, чтобы сделать мультиплексор

мне сказали использовать, 'когда' оператор для создания мультиплексора, но не использования, 'если' оператор, поскольку это вызовет ошибки синхронизации..., я не понимаю это... поэтому, каково различие между 'если' и 'когда'...

hardware vhdl

вопрос задан: 9 March 2010 22:21

3

ответа

Скрытые возможности VHDL [закрыто]

Первоначальный вопрос был: Какие действительно полезные, но эзотерические языковые функции в VHDL вы могли использовать для выполнения полезной работы? Оригинальный вопрос был удален, и я был ...

vhdl

вопрос задан: 22 June 2009 06:21

3

ответа

Конкатенация битов в VHDL

Как Вы связываете биты в VHDL? Я пытаюсь использовать следующий код: Случай b0 и b1 и b2 и b3..., и он бросает ошибку Спасибо

concatenation vhdl

вопрос задан: 16 October 2008 17:07

2

ответа

Когда должен быть вставлен сигнал в список чувствительности процесса

Я не понимаю, когда сигнал, объявленный в архитектуре, должен быть вставлен в список чувствительности процесса. Есть ли какой-то общий закон, которому можно следовать в любой ситуации? У меня настоящий ...

process vhdl

вопрос задан: 10 October 2014 10:30

2

ответа

Как я делаю Quartus II компиляциями быстрее

Я использую Altera Quartus 2, чтобы сделать пользовательский процессор на 8 битов, и он берет навсегда для компиляции на моем ноутбуке. Я только использую моделирования и делаю мой процессор в схематическом (блок-схема) и VHDL. Право...

quartus vhdl

вопрос задан: 15 September 2014 18:39

2

ответа

Ошибка (10028): невозможно разрешить несколько постоянных драйверов для net & hellip; в vhdl [дубликат]

я написал код для sha256 и получил ошибку Error (10028): Не удается разрешить несколько постоянных драйверов для сети «a [31]» на syn_arit.vhd (836) в этой строке digest & lt; = temp; Я знаю, что это значит, что я поехал ...

compiler-errors vhdl

вопрос задан: 11 January 2014 17:14

2

ответа

Запуск работы над Существующим ранее Проектом

Таким образом, это - больше универсального вопроса. Я, кажется, продолжаю быть помещать на большие и большие проекты. Недавно я был присвоен очень крупному проекту, записанному в C и VHDL. Цель...

c vhdl projects

вопрос задан: 1 May 2012 14:09

1

ответ

Ошибка LRM или Ошибка инструмента?

У меня есть следующий код: библиотека ieee; использовать ieee.std_logic_1164.all; использовать std.textio.all; сущность read_fail является конечной сущностью read_fail; Тест архитектуры read_fail является переменной процесса begin ...

vhdl

вопрос задан: 29 March 2019 10:21

1

ответ

Параллельное распределение сигналов с вектором в VHDL

Я пытаюсь скомпилировать этот код, используя GHDL, и я получаю ошибку: вместо 'not' ожидается '=>'. Я хочу, чтобы в коде не было ни процессов, ни неявных. библиотека ieee; используйте ieee ....

concurrency vhdl hdl ghdl

вопрос задан: 17 March 2019 19:53

1

ответ

Inferring Latch во вложенном операторе If-Else (VHDL)

У меня проблема с предполагаемой блокировкой моего кода. Я знаю, что защелка обычно возникает из-за того, что не учитываются все ситуации для выхода, но в этой ситуации я не видел ни одного онлайн ...

vhdl fpga

вопрос задан: 21 February 2019 23:06

1

ответ

Назначить сигнал во многих процессах

Я пытаюсь выучить язык VHDL, я ничего странного не понимаю. Эта вещь относится к сигналам от архитектуры. Мой вопрос: почему мы не можем назначить битовый сигнал, целочисленный сигнал и т. Д. В более ...

vhdl

вопрос задан: 20 January 2019 09:02

1

ответ

Как объявить пользовательскую библиотеку в VHDL?

Я иду через код, который использует пользовательскую библиотеку. Но я не могу увидеть содержимое библиотеки. Кроме того, я хочу точно знать, как была создана эта библиотека. Это для актел FPGA A42, и ...

vhdl fpga

вопрос задан: 16 January 2019 08:39

1

ответ

Вывод типа перечисления в VHDL [дубликат]

Если у меня есть нумерованный тип type flag_t (ZERO, OFLOW, NEG); в архитектуре моей сущности, есть ли способ, что один из выходов указанного объекта имеет тип flag_t? Другими словами, почему ...

enums vhdl fpga

вопрос задан: 1 June 2013 13:58

1

ответ

Крупный масштаб методы модуляризации VHDL

Я думаю о реализации ЦП на 16 битов в VHDL. simplish ЦП. ADD, MULS, ОТРИЦАТЕЛЬНЫЙ, BitShift, ПЕРЕХОД, Переход Relitive, BREQ, Relitive BREQ, я не знаю что-то вдоль этих строк>, Вероятно, все только...

cpu naming code-organization vhdl

вопрос задан: 25 May 2010 14:37