Эквивалент #ifdef в VHDL для разделения моделирования / синтеза?

Чтобы облегчить визуальное считывание волн моделирования, я хотел бы назначить некоторые сигналы для «XXXX», но только во время моделирования, и, следовательно, мне нужен инструмент логического синтеза (ISE в моем случае), чтобы пропустить эти инструкции.

Два вопроса отсюда:

1. Есть ли эквивалентный метод #ifdef SIMULATION_TIME, как в C?
2. Может ли присвоение «XXXX» повлиять на логический синтез (сброс на 0? предупреждения? ничего?). Если это вообще не повлияет, то на мой вопрос ответят. Если нет, мне все равно нужно назначить "XXXX" ...

Спасибо.