Можно ли записывать универсальные сущности на VHDL?

Итак, я недавно унаследовал некоторый код VHDL, и моей первой реакцией было: «VHDL имеет структуры, почему они везде используют битовые векторы? ?" А потом я понял, что это потому, что, кажется, нет никакого способа написать что-то вроде этого:

entity Queue is
    generic (
        EL : type
    );
    port (
        data_in  : EL;
        data_out : EL;
        ...
    );
end entity Queue;

Я действительно хотел бы, чтобы это было возможно. Есть ли хоть что-то отдаленно похожее на это? Даже если мне придется перепечатать объявления сущности или компонента, просто какой-то способ избежать повторного ввода определения архитектуры для каждого типа (по модулю общей ширины)?