1
ответ
Мне нужно наложить ограничение на пакет данных, который не должен пересекать границу 4k
Я пытаюсь написать ограничение для пакета данных в системном Verilog. У меня есть пакет данных, размер которого может быть 0-4096 бит, и мне нужно написать ограничение в моем классе пакета таким образом, чтобы пакет ...
вопрос задан: 5 April 2019 06:41
1
ответ
uvm повышение_объекта и drop_objection
Я изучаю UVM и задаюсь вопросом, как работает возражение. Я думал, что следующий код (в моем производном агенте) выполняет seq.start (sequencer); и после того, как секвенсор заканчивается, drop_objection ...
вопрос задан: 17 January 2019 09:19
0
ответов
Как исправить предупреждения о «многократном использовании порта»
У меня есть AXI UVC, который можно настроить как ведущий или ведомый, и интерфейс с 3 тактовыми блоками (mst_cb, slv_cb, mon_cb). Я получаю предупреждающие сообщения о том, что порт умножается ...
вопрос задан: 11 April 2019 08:40
0
ответов
Systemverilog темы общения с использованием почтового ящика
Я пытаюсь понять, как процессы взаимодействуют в системной среде. В частности, я смотрел на код здесь: https://www.verificationguide.com/p/systemverilog-mailbox.html ...
вопрос задан: 18 January 2019 06:43