system-verilog - список вопросов по программированию system-verilog

4

ответа

VHDL/Verilog, связанный, программируя форумы? [закрытый]

Аппаратный дизайн с VHDL или Verilog больше похож на программирование в наше время. Однако я вижу, ТАКИМ ОБРАЗОМ, участники так активно не говорят о программировании VHDL/Verilog. Есть ли любой форум, имеющий дело с аппаратными средствами...

вопрос задан: 25 April 2011 00:18

4

ответа

Каков лучший детектор утечки свободной памяти для программы C/C++ и ее сменного DLLs? [закрытый]

У меня есть .exe и многие плагин .dll модули, которые загружает .exe. (У меня есть источник для обоих.) Межплатформенное (с источником) решение было бы идеально, но платформа может быть сужена к WinXP и Визуальная...

system-verilog

вопрос задан: 10 August 2009 08:05

2

ответа

Как заставить один бит в массиве бит в systemverilog?

Я сейчас пытаюсь заставить немного в массиве бит. Положение «принудительного» бита зависит от переменной i, в то время как другие биты сохраняют 0. Например, если у меня есть бит массива [2: 0] A, когда i = 0, я хочу ...

test-bench system-verilog

вопрос задан: 21 January 2019 01:54

2

ответа

Verilog: циклические экземпляры в иерархическом пути

Вот фрагмент кода: я пытаюсь загрузить текстовый файл (256 строк с 32 двоичными значениями) в регистр. Но мои регистры разработаны иерархически. Поэтому я пытаюсь сделать следующий цикл: ...

verilog system-verilog

вопрос задан: 15 January 2019 19:49

2

ответа

Экспорт задач к 'C использование DPI

У меня есть базирующийся испытательный стенд verilog, с которым соединяют интерфейсом к 'C источник с помощью DPI. Теперь использование DPI я планирую записать свое целое встроенное микропрограммное обеспечение. Чтобы сделать это, мне нужны 3 вещи Прерыва

system-verilog-dpi verification system-verilog hardware verilog

вопрос задан: 8 November 2016 20:40

2

ответа

В чем смысл стиля кода, как показано ниже для массива в SV [duplicate]

иногда, когда я изучаю systemverilog, я всегда вижу код, как показано ниже. foreach (данные [i]) pack_data2 [i * 8 +: 8] = данные [i]; в чем смысл i * 8 +: 8?

system-verilog

вопрос задан: 12 March 2014 20:11

2

ответа

упакованный по сравнению с распакованными векторами в системе verilog

Рассмотрение некоторого кода, я поддерживаю в Системе Verilog, я вижу некоторые сигналы, которые определяются как это: узел [range_hi:range_lo] x; и другие, которые определяются как это: узел y [range_hi:range_lo]; я...

system-verilog vector

вопрос задан: 25 January 2009 14:37

1

ответ

Мне нужно наложить ограничение на пакет данных, который не должен пересекать границу 4k

Я пытаюсь написать ограничение для пакета данных в системном Verilog. У меня есть пакет данных, размер которого может быть 0-4096 бит, и мне нужно написать ограничение в моем классе пакета таким образом, чтобы пакет ...

constraints system-verilog uvm

вопрос задан: 5 April 2019 06:41

1

ответ

Как присвоить значение времени симуляции в системном verilog

У меня есть файл с транзакциями, у каждой есть время, когда это произошло. Я хочу запустить симуляцию SystemVerilog и «воспроизвести» каждую транзакцию в свое время. Однако я не хочу на самом деле ждать часы ...

system-verilog

вопрос задан: 23 February 2019 20:05

1

ответ

массив параметров systemverilog в модуле, как установить отдельный элемент массива параметров при создании экземпляра модуля

я пытаюсь создать модуль, который имеет другой модуль памяти, я пытаюсь иметь один параметр, который из массива, и с помощью этого параметра следующий код будет генерировать экземпляр модуля, теперь я ...

system-verilog

вопрос задан: 15 January 2019 18:29

1

ответ

Могу ли я назначить 2 состояния из связанных битов доступа к 4 переменным состояния?

Должно ли это производить x или 0 и, следовательно, результат будет полностью x или 0? Точность. к LRM, если мы получаем доступ к переменной состояния 2 из-за границы, тогда она должна быть равна 0. Правильно ли присвоить значение 0 r2. верхняя часть м

system-verilog iverilog

вопрос задан: 13 July 2018 07:09

1

ответ

почему я должен использовать распакованные векторы в Системе Verilog?

Развитие этого вопроса о различии между упакованными и распакованными векторами в SV, почему я когда-либо хотел бы использовать распакованные векторы? Упакованные векторы имеют эти преимущества, которые распаковали векторы...

system-verilog

вопрос задан: 23 May 2017 10:32

0

ответов

Как обернуть примитив Verilog в код SystemC?

Я хочу обменяться с SystemVerliog на SystemC и иметь много примитивов Verilog в библиотеке продавца. Я не знаю много о SystemC и как он генерируется, есть ли возможность добавить VHDL или ...

verilog system-verilog systemc

вопрос задан: 11 May 2019 21:32

0

ответов

Как исправить предупреждения о «многократном использовании порта»

У меня есть AXI UVC, который можно настроить как ведущий или ведомый, и интерфейс с 3 тактовыми блоками (mst_cb, slv_cb, mon_cb). Я получаю предупреждающие сообщения о том, что порт умножается ...

interface system-verilog uvm

вопрос задан: 11 April 2019 08:40

0

ответов

Я хочу найти наиболее частый элемент в массиве в Verilog, на самом деле, это о проблеме обработки изображений

Я упомянул «наиболее часто встречающийся элемент в массиве в коде на C», чтобы решить с помощью verilog, но я не могу подтвердить, что это правильно, также немного запутался в коде на C. ...

system-verilog verilog

вопрос задан: 18 January 2019 16:48

0

ответов

Определение диапазона переменных в Verilog с помощью цикла for

Я пытаюсь написать этот код: for (i = 0; i <= CONST - 1'b1; i = i + 1 ' b1) begin: loop_inst if (i <3) begin ...

hardware verilog system-verilog

вопрос задан: 26 March 2018 19:45

0

ответов

Verilog: как создать экземпляр модуля

Если у меня есть модуль Verilog 'top' и модуль Verilog 'subcomponent', как мне создать экземпляр subcomponent в верхней части? top: модуль top (ввод clk, ввод rst_n, вход разрешен, ...

system-verilog verilog

вопрос задан: 23 May 2017 10:31

0

ответов

Как интерпретировать блокирующие и неблокирующие назначения в Verilog?

Я немного смущен тем, как интерпретируются блокирующие и неблокирующие назначения, когда они доходит до построения аппаратной схемы. Должны ли мы сделать вывод, что неблокирующее назначение дает нам ...

verilog system-verilog

вопрос задан: 12 December 2014 02:09

0

ответов

В чем смысл «простого» блока begin-end?

Я читал сторонний Verilog и нашел это: function [31:0] factorial; ввод [3:0] операнд; reg [3:0] индекс; начать факториал = операнд? 1 : 0; for(index = 2; ...

system-verilog verilog

вопрос задан: 3 April 2012 23:47

0

ответов

Увеличение нескольких Genvars в Verilog Generate Statement

Я пытаюсь создать многоступенчатый компаратор в verilog, и я не могу понять, как увеличить несколько генваров в одном цикле генерации.Я пробую следующее: genvar i, j; //1-й уровень generate ...

hardware syntax-error verilog system-verilog hdl

вопрос задан: 5 March 2012 04:46

0

ответов

Разница между @ (posedge Clk); а <= 1'b1; и @ (posedge Clk) a <= 1'b1;

Есть ли разница между @ (posedge Clk); а <= 1'b1; и @ (posedge Clk) a <= 1'b1; Обратите внимание на точку с запятой после Clk. Я встречал похожие строки кода, когда просматривал ...

verilog system-verilog

вопрос задан: 18 January 2012 12:12

0

ответов

ШИРИНА АДРЕСА из ГЛУБИНЫ ОЗУ

Я использую конфигурируемую память DPRAM, где ГЛУБИНА ОЗУ является параметром. Как определить ШИРИНУ АДРЕСА по ГЛУБИНЕ ОЗУ? Я знаю соотношение RAM DEPTH = 2 ^ (ADDRESS WIDTH), т.е. ADDRESS WIDTH = log (...

verilog system-verilog

вопрос задан: 11 March 2011 18:02

0

ответов

Правильный язык для моделирования оборудования [закрыто]

Мы разрабатываем «Модели оборудования» с использованием C. Наш текущий рабочий процесс: Структуры данных в "железе" модель "сделана" немного точной ", и потом протестировал. "Модель оборудования Bit Accurate" ...

c hardware verilog system-verilog systemc

вопрос задан: 8 February 2011 02:51

0

ответов

Существуют ли какие-либо полные системные грамматики Verilog с открытым исходным кодом?

Существуют ли какие-либо грамматики для системного Verilog с открытым исходным кодом? Я ищу System Verilog, а не простые грамматики Verilog.

verilog system-verilog

вопрос задан: 22 December 2010 18:47

0

ответов

Обработка параметризации в пакетах SystemVerilog

SystemVerilog добавил пакеты для предоставления пространств имен для общих частей кода (функций, типов, констант и т. Д.). Но поскольку пакеты не создаются, они не могут быть параметризованы, поэтому, имея дело с ...

verilog system-verilog

вопрос задан: 16 October 2010 22:37