Назначить целое число для reg в Verilog

У меня проблемы с этим кодом Verilog. По сути, он не позволяет мне выполнять инструкцию Y = 3'di . По сути, я хочу, чтобы Y равнялось i . Я почти уверен, что проблема в i . Итак, есть ли способ сделать это в Verilog? Кроме того, W - это вход с 8 битами (другими словами, W [7: 0] ).

for (i = 7; i >= 0; i = i - 1)
begin
    if(W[i]) Y=3'di;
end

Спасибо.