Есть ли причина для инициализации (не сброса) сигналов в VHDL и Verilog?

Я никогда не инициализировал сигналы. Таким образом, любой сигнал, в котором отсутствует сброс или назначение, будет неизвестен или инициализирован. В некотором справочном коде у них есть инициализация. Это противоречит тому, чего я желаю. Кроме того, поскольку инициализация не может быть синтезирована, может быть несоответствие моделирования / синтеза.

Есть ли какая-либо причина для инициализации сигналов в этом случае?

РЕДАКТИРОВАТЬ 17.06.11: Как спросил @ Adam12, это для обоих элементы памяти (Verilog reg) и комбинаторные (проводные) элементы.