Что означает термин «Verilog Synthesis»? [closed]

Закрыто. Этот вопрос не по теме . В настоящее время он не принимает ответы.

Хотите улучшить этот вопрос? Обновите вопрос , чтобы он был по теме для Stack Overflow.

Закрыт 7 лет назад .

Когда кто-то спрашивает вас, выполняли ли вы когда-нибудь синтез Verilog, что это на самом деле означает? Означает ли это написание кода, моделирование, загрузку кода на реальное оборудование или что-то еще? Я читал это в Интернете, но они просто сказали, что это процесс перехода от высокого уровня к уровню ворот, что на самом деле мне мало что говорит.

verilog

задан Ross Rogers 13 February 2012 в 13:56

0 ответов

Другие вопросы по тегам:

verilog

Что означает термин «Verilog Synthesis»? [closed]

0 ответов

Похожие вопросы: