Как «нарезать» стандартный _логический _вектор в VHDL?

Я разрабатываю небольшую вещь в VHDL и совершенно не знаком с ней. У меня возникли проблемы с выяснением того, как разрезать больший вектор std _логики _на меньший.

Например, у меня есть 3 сигнала.:

signal allparts: std_logic_vector(15 downto 0);
signal firstpart: std_logic_vector(7 downto 0);
signal secondpart: std_logic_vector(7 downto 0);

По сути, я хочу назначить биты с 15 по 8 на secondpartи биты с 7 по 0 на firstpart. Как именно я мог бы «нарезать» такой вектор, не назначая отдельные биты