Почему iverilog жалуется на это выражение / ширину порта?

Проблема здесь:

and #4 and1(a, {5{gate}}, in1);
and #5 and2(a, {5{~gate}}, in2);
or #4 or1(out, a, b);

Входы и выходы and gate имеют ширину только 1, но здесь ваши входы - 5. Чтобы исправить это, вы можете сделать это так :

assign a = {5{gate}} & in1;
assign b = {5{~gate}} & in2;
assign out = a | b;

или вы можете разделить входы на 1 ширину, если хотите использовать and следующим образом:

and and_a_1(a[0],gate,in2[0]);
and and_a_2(a[1],gate,in2[1]);
...
and and_a_i(a[i],gate,in2[i];