Разделение на верилоге

Я учу себя Verilog. В книге, которой я следую, во вводных главах указано, что для выполнения деления мы используем оператор «/» или оператор «%». В последующих главах говорится, что деление слишком сложно для Verilog и не может быть синтезировано, поэтому для выполнения деления вводится длинный алгоритм.

Итак, я запутался, не может ли Verilog справиться с простым делением? оператор / бесполезен?