В чем разница между <= и := в VHDL

В настоящее время я изучаю некоторые методы проектирования FPGA с использованием VHDL, моя проблема заключается в том, можем ли мы использовать := и <= взаимозаменяемо в VHDL или нет, хотя я видел использование := в объявлениях констант и <= в заданиях? Заранее спасибо!