В чем разница между == и === в Verilog?

Question

В чем разница между == и === в Verilog?

Если все, что Вы делаете, является простыми небольшими веб-страницами, то сделайте что. Или еще лучше изучите PHP. Большая часть ответа, который Вы собираетесь получить, от людей, которые делают веб-приложения, и для того, что asp.net сдувает штаны классического asp в питании и пригодности для обслуживания все же.

28

verilog hdl

задан toolic 4 October 2012 в 16:19

1 ответ

Другие вопросы по тегам:

verilog hdl

Похожие вопросы:

score 5 · Answer 1

== Для сравнения битов (0 или 1) === Для сравнения всех 4 состояний (0, 1, x, z)

== можно синтезировать в аппаратное обеспечение (x-nor gate) , но === не может быть синтезирован, так как x не является допустимым логическим уровнем в цифровом формате, он фактически имеет напряжения в диапазоне от 0 до 1. И z сам по себе не является какой-либо логикой, он показывает разрыв цепи.