Каково различие между $stop и $finish в Verilog?

Question

Каково различие между $stop и $finish в Verilog?

Я использую средство моделирования GUI, и они оба, кажется, делают то же самое.

24

verilog

задан Steven 7 March 2010 в 04:00

4 ответа

Другие вопросы по тегам:

verilog

Похожие вопросы:

score 29 · Answer 1

$ finish выходит из моделирования и возвращает управление операционной системе.

$ stop приостанавливает симуляцию и переводит симулятор в интерактивный режим.

score 8 · Answer 2

Согласно IEEE Standard for Verilog (1364-2005, Section 17.4, "Simulation control system tasks"), $stop должен приостановить симуляцию, а $finish должен заставить симулятор выйти и передать управление обратно операционной системе хоста. Конечно, разные симуляторы могут реализовывать спецификацию совершенно по-разному, и не все симуляторы на 100% соответствуют спецификации.

Документация к вашему симулятору может предоставить более подробное описание его поведения, особенно в отношении режимов графического интерфейса и командной строки.

score 2 · Answer 3

A ссылка для быстрой справки :

$finish;
    Finishes a simulation and exits the simulation process.
$stop;
    Halts a simulation and enters an interactive debug mode.

score 2 · Answer 4

Эта ссылка в некоторой степени объясняет это.

$stop - When Verilog encounters a $stop, it pauses as if you sent a Ctrl-C.

$finish - Verilog exits as if you sent Ctrl-D when it encounters $finish.

Взято со страницы 15 этого indtroduction PDF.

приветствует