Чем я занимаюсь

Я начал экспериментировать с Xilinx ISE Design Suite и написал простые арифметические логические единицы в verilog. Используя Verilog Unit Under Tests для создания входных и выходных сигналов для ISim, я убедился, что код работает именно так, как я хочу.

Я хотел бы сгенерировать файл схемы из исходного кода Verilog.

В меню инструментов есть средство просмотра схем.

, но я не могу понять, почему:

• содержит только первый исходный файл
• и как сохранить сгенерированный файл в проекте

Вопрос:

Как сгенерировать файл схемы из источника Verilog в Xilinx?