В чем смысл «простого» блока begin-end?

Я читаю сторонний Verilog и нахожу это:

function [31:0] factorial;
    input [3:0] operand;
    reg [3:0] index;

    begin
        factorial = operand ? 1 : 0;
        for(index = 2; index <= operand; index = index + 1)
        factorial = index * factorial;
    end
endfunction

Кажется, что ключевые слова beginи endизбыточны Вот они? Какая от них польза?