2
ответа

Как заставить один бит в массиве бит в systemverilog?

Я сейчас пытаюсь заставить немного в массиве бит. Положение «принудительного» бита зависит от переменной i, в то время как другие биты сохраняют 0. Например, если у меня есть бит массива [2: 0] A, когда i = 0, я хочу ...
вопрос задан: 21 January 2019 01:54
0
ответов

Схема параметрического деления VHDL - Книга: Прототипирование FPGA на примерах VHDL, Понг Чу

Я пытаюсь следовать примеру на моей книге VHDL. Его имя - прототипирование ПЛИС по примерам VHDL, Понг Чу. В главе 6, листинг 5 приведен пример схемы делителя. Я понял общую идею ...
вопрос задан: 25 January 2019 20:22