2
ответа
Xilinx Vivado: блочный дизайн, диапазон адресов конечной точки каждого модуля
Рассмотрим схему, в которой PS (Zynq ARM A9) подключен к нескольким периферийным устройствам, где адресация изображена ниже. Как выделено фиолетовым цветом ниже, почему минимальный доступный для каждого ...
вопрос задан: 20 March 2019 04:49
2
ответа
Как `rm -rf *` в TCL
Я хочу удалить все файлы в каталоге, используя TCL. (Я использую консоль TCL Xilinx Vivado под Win 10.) Я обнаружил, что в документации TCL этот файл удалить? -Force? ? - -? путь? путь? ... ...
вопрос задан: 18 January 2019 18:11
0
ответов
Проблема с назначением с std_logic_vector
Я пытаюсь написать компонент (mem_interface), который принимает 8-битные входные векторы для адреса и данных, записывает их в определенные позиции в больших векторных буферах в зависимости от индекса, а затем
вопрос задан: 4 March 2019 00:35
0
ответов
Схема параметрического деления VHDL - Книга: Прототипирование FPGA на примерах VHDL, Понг Чу
Я пытаюсь следовать примеру на моей книге VHDL. Его имя - прототипирование ПЛИС по примерам VHDL, Понг Чу. В главе 6, листинг 5 приведен пример схемы делителя. Я понял общую идею ...
вопрос задан: 25 January 2019 20:22