В последнее время я работаю с группой разработчиков аппаратного обеспечения над разработкой ASIC. И я рисую много временных диаграмм, для которых я использую Microsoft Excel, так как их легко импортировать в документ Word. Но, ...

В (обычном) программном обеспечении я работал в компаниях, где gcc опция - Стена используется для показа всех предупреждений. Затем с ними нужно иметь дело. С нетривиальным FPGA/ASIC разрабатывают в Verilog или VHDL там...

До этого я использовал стандартную библиотеку ячеек TSMC 180nm, и вот ее структура каталогов: в каталоге synopsys все выглядит следующим образом: файл slow.db используется для синтеза RTL ...