Увеличение нескольких Genvars в Verilog Generate Statement

Я пытаюсь создать многоступенчатый компаратор в Verilog и не могу понять, как увеличить несколько генваров за один цикл генерации. Я пробую следующее:

genvar i,j;
//Level 1
generate
  j=0;
  for (i=0;i<128;i=i+1)
  begin: level1Comp
    assign ci1[i] = minw(tc[j],tc[j+1]);
    j = j+2;
  end
endgenerate

И получаю следующую ошибку:

Error-[SE] Syntax error
  Following verilog source has syntax error :
  "encoder.v", 322: token is '='
    j=0;

Кто-нибудь знает, как увеличить несколько генваров в одном операторе генерации? Или хотя бы получить эквивалентную функциональность?