0
ответов
Как «нарезать» стандартный _логический _вектор в VHDL?
Я разрабатываю кое-что на VHDL и совершенно не знаком с ним. У меня возникли проблемы с выяснением того, как разрезать больший вектор std _логики _на меньший. Например, у меня есть 3 сигнала :сигнал...
вопрос задан: 29 April 2012 20:48
0
ответов
VHDL: Как использовать CLK и RESET в процессе
Я написал код VHDL для контроллера VGA для платы spartan 3E. Код имитирует и хорошо работает без процессов reset и clk в приведенном ниже коде. Но после вставки процесса (сброс, клик) ...
вопрос задан: 4 April 2012 09:25
0
ответов
Используются ли в реальной жизни расширенные конфигурации VHDL?
Конфигурации VHDL можно использовать для привязки компонентов к объектам с другим именем и даже с совершенно другими портами. [см. эту статью для получения дополнительной информации] конфигурация c2 тестового стенда ...
вопрос задан: 28 March 2012 14:03
0
ответов
Многомерный массив сигналов в VHDL
У меня есть сигнал в VHDL, объявленный следующим образом: signal Temp_Key : std_logic_vector(79 downto 0); Этот Temp_Key проходит через цикл for 31 раз и модифицируется. Я хочу сохранить все 31 ...
вопрос задан: 15 March 2012 11:16
0
ответов
Странное поведение XNOR в VHDL
Код, вызывающий проблемы, выглядит как обычная операция xnor, как вы можете видеть ниже: S (1) <= L (16) xnor L (26); Эта строка вызывает следующую ошибку: ncvhdl_p: * E, EXPSMI (HDL / ...
вопрос задан: 14 February 2012 13:05
0
ответов
VHDL STD_LOGIC_VECTOR Подстановочные знаки
Я пытался написать конечный автомат в коде VHDL для простого 16-битного процессора, который я реализую на плате Altera DE1. В конечном автомате у меня есть оператор CASE, который обрабатывает ...
вопрос задан: 9 February 2012 05:36
0
ответов
VHDL управление сигналом от разных процессов
У меня небольшая проблема со следующим VHDL кодом: process (zbroji)
begin if rising_edge(zbroji) then oduzima <= '0'; ucitanPrvi <= '1'; broj1 <= ulaz_broj; ...
вопрос задан: 4 February 2012 16:38
0
ответов
сдвинуть std_logic_vector из n битов вправо или влево
У меня есть векторный сигнал tmp: std_logic_vector (15 вниз до 0) Мне нужно сдвинуть его влево или вправо от n немного. как я могу реализовать эту операцию. Я думал об операции конкатенации, но не знал, как ...
вопрос задан: 26 January 2012 12:27
0
ответов
Как объявить вывод с несколькими нулями в VHDL
Здравствуйте, я пытаюсь найти способ заменить эту команду: Bus_S <= "0000000000000000000000000000000" & Ne; с чем-то более удобным. Подсчет нулей по одному - не очень сложная задача. ...
вопрос задан: 24 January 2012 23:26
0
ответов
Разработка процессора MIPS с использованием VHDL - есть хорошие руководства? [закрыто]
Меня смущают лучшие практики VHDL - например, когда использовать целое или вещественное число, сигнал или std_logic_vector. Я учусь в классе компьютерной организации, и мы реализуем это, используя в основном блочные ...
вопрос задан: 18 November 2011 05:57
0
ответов
Разница между => и <=
VHDL Я все время забываю и Ответ сложно найти в учебнике или в Интернете.
вопрос задан: 2 November 2011 22:29
0
ответов
«Разблокированная» выборка и защелки в VHDL
Я почти всегда сталкиваюсь с этой проблемой в VHDL, и это, вероятно, связано с моим мышлением; так что я надеюсь, что кто-то сможет указать, как правильно думать об этом. В любом случае, чаще, чем я…
вопрос задан: 1 November 2011 19:12
0
ответов
Передача универсальных шаблонов для записи типов портов
Недавно я начал использовать записи для своих определений портов, особенно если я хотите сгруппировать сигналы, принадлежащие определенному интерфейсу. Однако проблема, с которой я столкнулся, заключается в том, что я не могу пройти, скажем ...
вопрос задан: 28 October 2011 05:06
0
ответов
Заботится ли синтезатор об одном или двух процессах?
Есть два популярных способа кодирования конечного автомата на VHDL: один процесс или два процесса. Ходят слухи (и в некоторых колледжах этому учат), что два процесса могут улучшить оборудование. ...
вопрос задан: 25 October 2011 09:37
0
ответов
даунто и до в VHDL
Я не уверен, что понимаю разницу между «даунто» и «до» в vhdl. Я видел кое-какие объяснения в Интернете, но все еще не думаю, что понимаю. Может ли кто-нибудь выложить это для меня?
вопрос задан: 4 October 2011 00:03
0
ответов
Лучше иметь уменьшение петель? [Закрыто]
Я вспоминаю годы назад, услышав, что более эффективно иметь петли, а не увеличиваться, особенно при программировании микропроцессоров.
Это правда, и если да, то, каковы причины?
вопрос задан: 8 September 2011 12:32
0
ответов
Преобразовать целое число на std_Logic
, предположим, у вас есть цикл для i в 1 до 1 петли для j в 1 вниз на 0 петлей TS0 <= I; Но мне нужно преобразовать целое число (которое естественно) для std_logic. TS0 объявляется std_logic. Я ...
вопрос задан: 3 September 2011 00:06
0
ответов
Дамп VCD для моделирования vhdl с помощью modelsim. HOWTO?
Я впервые пытаюсь создать VCD, и у меня возникают проблемы. У меня есть тестовый стенд bench_minimips.vhdl, содержащий объект sim_minimips.
Я хочу смоделировать это и получить VCD из ...
вопрос задан: 5 August 2011 15:36
0
ответов
Как транслировать небольшое видео в spartan 3e fpga?
Используя космическое руководство 13 http://www.cosmiac.org/tutorial_13.html и ISE 10.1, файл pdf показывает, как сгенерируйте изображение, и вы сможете загрузить проект, щелкнув первый файл .zip. На ...
вопрос задан: 16 July 2011 18:12
0
ответов
VHDL Case / When: несколько вариантов, одно предложение
Внутри процесса у меня есть что-то вроде этого: CASE res IS WHEN " 00 "=> Y <= A; КОГДА "01" => Y <= A; КОГДА "10" => Y <= B; КОГДА "11" => Y <= C; КОГДА ДРУГИЕ => Y <= ...
вопрос задан: 3 July 2011 02:53
0
ответов
Есть ли причина для инициализации (не сброса) сигналов в VHDL и Verilog?
Я никогда не инициализировал сигналы. Таким образом, любой сигнал, в котором отсутствует сброс или назначение, будет неизвестен или инициализирован. В некотором справочном коде у них есть инициализация. Это противоречит тому, чего я желаю. Также ...
вопрос задан: 17 June 2011 14:54
0
ответов
VHDL : 레코드로 일반 유형을 정의 할 수 있습니까?
복합 유형 (즉, 실수 부분과 허수 부분으로 구성된 유형)을 정의하려고합니다. 일반화하는 방법을 찾으려고합니다. 이 내 현재 정적 코드 : type ...
вопрос задан: 15 June 2011 13:57
0
ответов
Когда мне следует использовать std_logic_vector, а когда следует использовать другие типы данных?
Я новичок в VHDL, и мне трудно понять какие типы данных подходят для использования где. Если я правильно понимаю, для синтеза все порты сущностей верхнего уровня должны быть объявлены либо ...
вопрос задан: 27 May 2011 17:23
0
ответов
Реализация FSM в VHDL
Просто интересно, могу ли я ' m реализация конечного автомата в VHDL, нужно ли мне указывать, какие все выходы находятся в каждом возможном состоянии? Даже если я знаю, что некоторые выходы не изменятся с ...
вопрос задан: 15 May 2011 13:25
0
ответов
Цель предоставить более одной архитектуры?
Я изучаю VHDL и пытаюсь просто учиться на примерах, руководствах по синтаксису и экспериментах. Я не совсем понимаю, почему вы когда-нибудь захотите предоставить более одного ...
вопрос задан: 2 April 2011 18:08
0
ответов
Существует ли VHDL-эквивалент @ (*) Verilog, то есть автоматический список чувствительности процесса
Легко обновить комбинаторный процесс и забыть обновить список чувствительности. В Verilog @ (*) был введен, чтобы указать, что список чувствительности - это то, что используется в этом процессе. Есть ли ...
вопрос задан: 27 March 2011 02:58
0
ответов
VHDL: определение / отчет о битовой ширине / длине целого числа (по сравнению с std_logic_vector)?
Скажем, мне нужен сигнал для представления чисел от 0 до 5; очевидно, для этого требуется 3 бита std_logic (т.е. если MAXVAL = 5, то битовая ширина = {wcalc "floor (logtwo ($ MAXVAL)) + 1"}). Я знаю, что ...
вопрос задан: 4 March 2011 16:22
0
ответов
Явно определить, как LUT и срезы используются в инструменте Xilinx XST?
Я пытаюсь реализовать некоторые очень специфическое поведение LUT и срезов, написанных на VHDL для Xilinx Virtex 5 FPGA, синтезированных с помощью инструментов XST. Я не знаю, смогу ли я добиться своего поведения, имея ...
вопрос задан: 2 March 2011 03:05
0
ответов
Эквивалент #ifdef в VHDL для разделения моделирования / синтеза?
Чтобы облегчить визуальное считывание волн моделирования, я хотел бы назначить некоторые сигналы на «XXXX», но только во время моделирования, и, следовательно, мне нужен инструмент логического синтеза (ISE в мой случай), чтобы пропустить ...
вопрос задан: 25 February 2011 14:27
0
ответов
Есть ли у кого-нибудь количественные данные об использовании VHDL и Verilog?
VHDL и Verilog служат той же цели, но большинство инженеров предпочитают один из обоих языков. Я хочу узнать, кто какой язык предпочитает. Существуют десятки мифов и распространенных умозрений о ...
вопрос задан: 11 February 2011 09:38