vhdl - список вопросов по программированию vhdl

1

ответ

Загрузите полуслово и байт загрузки в единственном канале передачи данных цикла

Была эта проблема, которую спросили о реализации байта загрузки в единственный канал передачи данных цикла, не имея необходимость изменять память данных, и решение было чем-то ниже. сопроводительный текст http://...

вопрос задан: 3 March 2010 21:58

1

ответ

Почему я не могу увеличить этот 'std_logic_vector'

Что продолжается здесь? Почему я получаю 'несоответствие типа аргумента оператора', и что я могу сделать для фиксации его? - 32-разрядный счетчик с включают и асинхронный сброс - архитектура synthesis1 counter_32bit...

vhdl

вопрос задан: 12 May 2009 20:21

0

ответов

Процедуры VHDL, конвертер BCD в 7seg, этот код будет компилироваться?

Поскольку у меня нет возможности проверить это, я хотел бы спросить, компилируется ли этот фрагмент кода VHDL. Я сделал проект в своем университете, и его частью был конвертер BCD в семисегментный дисплей. Я ...

vhdl fpga

вопрос задан: 30 March 2019 22:30

0

ответов

Лучший маршрут для входных часов на Kintex 7 FPGA

Я ищу совет относительно не идеальной ситуации. Я унаследовал проект, в котором у нас возникли проблемы с дизайном оборудования. Мы генерируем часы на чипе, который подает их обратно на один час ...

vhdl fpga xilinx

вопрос задан: 20 March 2019 11:35

0

ответов

Защелка на переменную - VHDL

Я реализую debouncer для клавиатуры 4x4, используя FSM, и 6-я строка этого кода дает мне защелку (в состоянии < = next_state), процесс (clk, reset) start, если reset = '1', затем состояние

compiler-errors vhdl

вопрос задан: 17 March 2019 22:06

0

ответов

триггер уровня ворот T в VHDL

Я пытаюсь закодировать триггер на уровне ворот T в VHDL, но, очевидно, что-то не так, и я не могу его найти. библиотека IEEE; использовать IEEE.STD_LOGIC_1164.ALL; TFF объекта является портом (T: в std_logic; часы: ...

vhdl flip-flop

вопрос задан: 8 March 2019 14:43

0

ответов

Проблема с назначением с std_logic_vector

Я пытаюсь написать компонент (mem_interface), который принимает 8-битные входные векторы для адреса и данных, записывает их в определенные позиции в больших векторных буферах в зависимости от индекса, а затем

vhdl xilinx vivado picoblaze

вопрос задан: 4 March 2019 00:35

0

ответов

многократное использование KCPSM3 (picoBlaze)

В настоящее время я работаю над проектом, который должен включать более одного picoBlaze. Я очень новичок в мире VHDL, поэтому я хотел бы задать вам вопрос. Я создал новый проект и добавил источник ...

vhdl picoblaze

вопрос задан: 3 March 2019 17:27

0

ответов

В чем разница между ADD, ADDU, ADDI, ADDIU? и как они рассчитывают?

Поэтому я пытаюсь написать VHDL для ADD, ADDU, ADDI, ADDIU. Я знаю, что ADD подписан, поэтому мы используем комплимент 2. ADDU без знака, мы делаем регулярное добавление на положительные числа, но тогда что такое ADDI и ADDIU? ...

vhdl add

вопрос задан: 27 February 2019 17:41

0

ответов

Схема параметрического деления VHDL - Книга: Прототипирование FPGA на примерах VHDL, Понг Чу

Я пытаюсь следовать примеру на моей книге VHDL. Его имя - прототипирование ПЛИС по примерам VHDL, Понг Чу. В главе 6, листинг 5 приведен пример схемы делителя. Я понял общую идею ...

vhdl fpga test-bench vivado

вопрос задан: 25 January 2019 20:22

0

ответов

преобразовать целое число в фиксированную точку в операции деления

У меня есть этот код в моем проекте. библиотека ieee; использовать ieee.std_logic_1164.all; использовать ieee.numeric_std.all; библиотека ieee_proposed; использовать ieee_proposed.fixed_pkg.all; сущность sfixed_test является портом (x1: in ...

vhdl division

вопрос задан: 16 January 2019 22:49

0

ответов

Doxygen: Полная документация для проекта с C ++ и VHDL

Я создаю документацию о какой-то библиотеке, которая состоит из C / C ++ часть и часть VHDL, а также несколько инструктивных страниц только для doxygen. Их нужно объединить в одну автономную группу. ...

c++ doxygen vhdl

вопрос задан: 24 December 2018 12:39

0

ответов

В чем разница между <= и := в VHDL

В настоящее время я изучаю некоторые методы проектирования FPGA с использованием VHDL, моя проблема заключается в том, можем ли мы использовать := и <= взаимозаменяемо в VHDL или нет, хотя я видел использование := в объявлениях констант...

colon-equals embedded vhdl logic

вопрос задан: 13 November 2018 13:13

0

ответов

Конструкция двунаправленной шины данных

Мне нужно связаться с чипом через двунаправленную шину данных (ULPI ). Насколько я могу установить, данные передаются по шине ULPI по нарастанию тактов и считываются по спадам. Моя проблема...

vhdl

вопрос задан: 16 July 2018 15:37

0

ответов

Требуется ли инициализация?

В VHDL необходима ли инициализация при создании сигнала или вектора ? Что произойдет, если кто-то забудет инициализировать сигнал или целочисленное значение?

vhdl

вопрос задан: 18 December 2017 03:03

0

ответов

Точка силы («.») В качестве десятичного разделителя в java

В настоящее время я использую следующий код для печати двойного: return String.format ("%. 2f", someDouble); Это работает хорошо, за исключением того, что Java использует мой десятичный разделитель Locale (запятую), в то время как я хотел бы ...

comments vhdl

вопрос задан: 23 May 2017 12:19

0

ответов

VHDL и использование оператора «report»

У меня возникли некоторые проблемы с написанным мной кодом VHDL (подробности см. В другом моем вопросе: VHDL integer'image возвращает «0»). Мне нужен способ увидеть, что происходит ...

report vhdl

вопрос задан: 23 May 2017 12:07

0

ответов

Как преобразовать строку в целое число в VHDL?

Я загружаю текстовые данные в тестовую скамью VHDL, и я хочу преобразовать входные строки в целое число значения. Например: «123» => 123 Может ли кто-то рекомендовать «лучший» способ преобразования строк в целые числа в VHDL?

string integer type-conversion vhdl

вопрос задан: 29 June 2016 18:24

0

ответов

Как мне скомпилировать и запустить программу VHDL на Mac с помощью ghdl?

Я только что написал простую программу VHDL. Я сохранил файл как VHD-файл. Затем я скомпилировал его с помощью ghdl -a test.vhd, а затем собрал исполняемый файл с тестом ghdl -e и, наконец, попытался запустить его ...

ghdl vhdl macos

вопрос задан: 13 June 2016 12:42

0

ответов

Почему мне нужно повторно объявлять компоненты VHDL перед их экземпляром в других архитектурах?

Я ломал голову со времени моего первого класса VHDL и решил разместить здесь свой вопрос. Учитывая, что у меня есть объявленный объект (а также его архитектура) и я хочу создать его экземпляр внутри ...

vhdl

вопрос задан: 7 August 2015 16:00

0

ответов

Как работает назначение сигналов в процессе?

Я узнал, что сигнал изменяется не сразу при встрече с выражением, а когда процесс завершается. В этом примере здесь: ... но когда процесс закончится. В этом примере здесь: ... но когда процесс закончится. В этом примере здесь: ... сигнал x, y, z: бит; ..

vhdl modelsim

вопрос задан: 3 July 2015 09:12

0

ответов

Функция преобразования целого числа в вещественный

Существует ли общая функция преобразования для преобразования объекта целочисленного типа в вещественный тип в VHDL? Это для испытательного стенда, поэтому возможность синтеза не является проблемой -.

real-datatype type-conversion vhdl

вопрос задан: 6 August 2014 19:55

0

ответов

Ошибка при добавлении std_logic_vectors

Я хочу иметь простой модуль, добавляющий два std_logic_vectors. Однако при использовании кода ниже с оператором + он не синтезируется. библиотека IEEE; используйте IEEE.std_logic_1164.all; используйте IEEE ....

vhdl fpga

вопрос задан: 27 May 2014 10:03

0

ответов

Как преобразовать 8 бит в 16 бит в VHDL?

У меня есть входной сигнал от преобразователя АЦП, который составляет 8 бит (std_logic_vector (7 до 0)). Я должен преобразовать их в 16-битный сигнал (std_logic_vector (15 downto 0)) для обработки 16-битного сигнала в ...

vhdl

вопрос задан: 3 July 2013 15:28

0

ответов

Best way to learn VHDL? [closed]

I want to learn VHDL but I really don't know from where to start. I want some advice and explanation about the software I need to get started. I would like also to get some references in order to ...

vhdl

вопрос задан: 2 June 2013 13:00

0

ответов

Как настроить Eclipse для проектирования ПЛИС в VHDL и Verilog )?

Я новичок в Eclipse, я использовал его для разработки программного обеспечения и в среде Altra для процессора Nios. Но теперь у меня есть довольно большой проект, которым я должен управлять, и я хотел бы использовать Eclipse для...

eclipse-plugin fpga verilog vhdl eclipse

вопрос задан: 28 February 2013 11:24

0

ответов

Процесс в VHDL реентерабелен?

Возможно ли два или более последовательных запуска процесса в VHDL? Что произойдет, если произойдет другое событие (в списке сигналов чувствительности), когда последовательное выполнение процесса не завершено? ...

reentrancy vhdl delay process

вопрос задан: 19 December 2012 14:31

0

ответов

Как определить целочисленный массив как универсальный в VHDL?

Я пытаюсь создать универсальный драйвер для расширителя ввода-вывода на основе SPI. Идея состоит в том, чтобы передать значения инициализации в экземпляре, который соответствует запрошенной настройке ввода-вывода. Моя текущая попытка выглядит как...

generics instantiation vhdl

вопрос задан: 3 August 2012 08:55

0

ответов

Определено ли переполнение для VHDL numeric _std signed/unsigned

Если у меня есть беззнаковое (MAX до 0 ), содержащее значение 2 **MAX -1, определяют ли стандарты VHDL (87|93|200X )то, что происходит, когда я увеличиваю его на один? (Или, аналогично, когда я уменьшаю его на единицу из...

integer-overflow standards vhdl

вопрос задан: 2 August 2012 01:16

0

ответов

Можно ли записывать универсальные сущности на VHDL?

Итак, я недавно унаследовал некоторый код VHDL, и моей первой реакцией было: «VHDL имеет структуры, почему они везде используют битовые векторы?» А потом я понял, что это потому, что, кажется, нет никакого способа...

generics type-parameter vhdl

вопрос задан: 5 June 2012 01:42