verilog - список вопросов по программированию verilog

0

ответов

Как обернуть примитив Verilog в код SystemC?

Я хочу обменяться с SystemVerliog на SystemC и иметь много примитивов Verilog в библиотеке продавца. Я не знаю много о SystemC и как он генерируется, есть ли возможность добавить VHDL или ...

verilog system-verilog systemc

вопрос задан: 11 May 2019 21:32

0

ответов

Как создать файл .db из TSMC 65nm Standard Cell Library？

До этого я использовал стандартную библиотеку ячеек TSMC 180nm, и вот ее структура каталогов: в каталоге synopsys все выглядит следующим образом: файл slow.db используется для синтеза RTL ...

verilog hardware-acceleration synthesis asic

вопрос задан: 3 March 2019 18:00

0

ответов

ISE не в состоянии генерировать поток битов

Недавно у меня начались проблемы с ISE. ISE теперь отказывается генерировать поток битов для моего проекта, без ошибок консоли. После дальнейшего расследования я обнаружил эту ошибку в отчете битгенов: ОШИБКА: ...

verilog xilinx-ise

вопрос задан: 23 February 2019 07:59

0

ответов

Я хочу найти наиболее частый элемент в массиве в Verilog, на самом деле, это о проблеме обработки изображений

Я упомянул «наиболее часто встречающийся элемент в массиве в коде на C», чтобы решить с помощью verilog, но я не могу подтвердить, что это правильно, также немного запутался в коде на C. ...

system-verilog verilog

вопрос задан: 18 January 2019 16:48

0

ответов

Verilog Always block using (*) symbol

I have a simple question regarding how to write an always block in a Verilog module. If I have the following inputs in my Verilog module: input [31:0] PCplus4 ; // Value of PC + 4 ...

verilog

вопрос задан: 22 August 2018 18:41

0

ответов

Определение диапазона переменных в Verilog с помощью цикла for

Я пытаюсь написать этот код: for (i = 0; i <= CONST - 1'b1; i = i + 1 ' b1) begin: loop_inst if (i <3) begin ...

hardware verilog system-verilog

вопрос задан: 26 March 2018 19:45

0

ответов

Verilog: как создать экземпляр модуля

Если у меня есть модуль Verilog 'top' и модуль Verilog 'subcomponent', как мне создать экземпляр subcomponent в верхней части? top: модуль top (ввод clk, ввод rst_n, вход разрешен, ...

system-verilog verilog

вопрос задан: 23 May 2017 10:31

0

ответов

Используя провод или рег с входом или выходом в Verilog

Когда вы объявляете что-либо как ввод или вывод, как вы узнаете, должны ли вы также объявить это как reg или провод?

verilog

вопрос задан: 27 February 2016 14:26

0

ответов

Правильный способ обнаружения фронта сигнала в Verilog

Я хочу обнаружить нарастающий фронт сигнала от флип-флопа AA до BB +----+ A ----------------| |----- OUT +----+ | BB | B ----| |------|> | | ...

synchronization verilog

вопрос задан: 2 January 2016 14:32

0

ответов

Назначить целое число для reg в Verilog

У меня проблемы с этим кодом Verilog. По сути, это не позволяет мне выполнить инструкцию Y = 3'di. По сути, я хочу, чтобы Y равнялось i. Я почти уверен, что проблема в i. Итак, есть ли способ сделать это в ...

verilog

вопрос задан: 13 August 2015 22:50

0

ответов

Лучший способ кодирования оперативной памяти в Verilog

Какой код лучше для написания оперативной памяти? Присвоение data_out внутри блока always: module memory( output reg [7:0] data_out, input [7:0] address, input [7:0] data_in, input write_enable,...

verilog vlsi

вопрос задан: 6 July 2015 02:56

0

ответов

Получить результат функции IP-Core на простом проводе

Я использую следующий код, чтобы просто умножить и затем добавить числа FPU, используя IP-ядра. основной модуль (вход clk, выход [63: 0] tempO); `определить ltra 6000 reg [63: 0] dy ...

spartan fpu xilinx fpga verilog

вопрос задан: 26 February 2015 12:59

0

ответов

Как интерпретировать блокирующие и неблокирующие назначения в Verilog?

Я немного смущен тем, как интерпретируются блокирующие и неблокирующие назначения, когда они доходит до построения аппаратной схемы. Должны ли мы сделать вывод, что неблокирующее назначение дает нам ...

verilog system-verilog

вопрос задан: 12 December 2014 02:09

0

ответов

Как подписать-расширить число в Verilog

Я работаю над простым расширителем знаков в Verilog для процессора, который я создаю для компьютерной архитектуры. Вот что у меня есть на данный момент: [EDIT: немного изменил оператор выбора] `timescale 1ns / ...

verilog vlsi

вопрос задан: 9 December 2014 10:06

0

ответов

Как сгенерировать файл схемы из источника Verilog в Xilinx

Что я делаю Я начал экспериментировать с Xilinx ISE Design Suite и написал простые арифметические логические единицы на языке Verilog. Использование Verilog Unit Under Tests для создания входных и выходных сигналов для ISim, ...

verilog xilinx

вопрос задан: 19 June 2014 16:42

0

ответов

Простой модуль Verilog VPI для открытия аудиофайлов

Я хотел бы написать интерфейс VPI / PLI, который будет открывать аудиофайлы (т.е. wav, aiff , так далее) и представить данные симулятору Verilog. Я использую Икарус в данный момент и хочу используйте libsndfile, чтобы ...

audio signal-processing verilog libsndfile icarus

вопрос задан: 10 January 2014 06:44

0

ответов

Вывод модуля, используемого как ввод другого в verilog

Находясь внутри модуля A, я пытаюсь использовать выход модуля B в качестве входа другого модуля C. По сути, это переключатель «go», который переключается в модуле B после выполнения определенных условий и ...

verilog output module input

вопрос задан: 11 October 2013 23:32

0

ответов

Как настроить Eclipse для проектирования ПЛИС в VHDL и Verilog )?

Я новичок в Eclipse, я использовал его для разработки программного обеспечения и в среде Altra для процессора Nios. Но теперь у меня есть довольно большой проект, которым я должен управлять, и я хотел бы использовать Eclipse для...

eclipse-plugin fpga verilog vhdl eclipse

вопрос задан: 28 February 2013 11:24

0

ответов

Сумматор BCD в Verilog

Я пытаюсь написать сумматор BCD в Verilog, но у меня проблемы с одним из модулей. В частности, сумматор, который берет две цифры BCD и складывает их. Итак, идея состоит в том, если сумма двух ...

sum verilog hdl bcd

вопрос задан: 4 February 2013 18:46

0

ответов

Разделение на верилоге

Я учу себя Verilog. В книге, которой я следую, во вводных главах указано, что для выполнения деления мы используем оператор «/» или оператор «%». В последующих главах говорится, что деление...

verilog

вопрос задан: 31 July 2012 14:58

0

ответов

Почему мой D Flip Flop не ждет положительного фронта часов?

Как мне известно, D-триггер производит выборку входного значения на каждом положительном фронте. часов. Таким образом, это произведет задержку в 1 цикл. Верно? Но почему мой D-триггер не дает задержки в 1 цикл?...

verilog

вопрос задан: 28 July 2012 14:01

0

ответов

Как я могу разделить длинные операторы на строки в Verilog

Например, у меня есть один длинный оператор :$display ("ввод _данные :%x, вывод _данные :%x, результат :%x", ввод _данные, выход _данные,...

verilog

вопрос задан: 17 July 2012 11:42

0

ответов

всегда @* блок с одним неблокирующим присваиванием — хорошо, плохо или не имеет значения?

Общее эмпирическое правило, упомянутое во всех книгах, которые я до сих пор читал, заключается в том, что вы должны использовать неблокирующие присваивания в всегда блоках, которые управляются нарастающим или спадающим фронтом тактового сигнала. На ...

verilog

вопрос задан: 21 June 2012 14:54

0

ответов

лучший способ кодирования D-триггера

Недавно я видел в Verilog код RTL для D-триггера, подобный этому: module d_ff( input d, input clk, input reset, input we, output q . ..

verilog

вопрос задан: 13 June 2012 03:10

0

ответов

Петля в стиле аппаратного обеспечения. Ерунда?

На днях я научился классному приему в Verilog. Когда нужно что-то делать неоднократно. Вы можете использовать регистр сдвига для подсчета количества приращений. Просто переставив 1 из LSB в MSB, ...

c embedded performance verilog loops

вопрос задан: 26 May 2012 07:05

0

ответов

Определение многосимвольных скобок в Emacs

В Verilog вы заключаете блоки кода между словами «begin» и «end» следующим образом: if(foo) begin x <= 1'b0; у <= 1'b0; конец иначе начало x <= x_d; у <= у_д; end Есть ли способ...

emacs verilog parentheses

вопрос задан: 17 May 2012 09:47

0

ответов

Logarithm in Verilog

I've a statement in verilog looking like integer level = log(N) (Where N is a parameter and level is to be determined) But I understand I cannot do complex math statements in verilog, so I'm wondering ...

verilog logarithm

вопрос задан: 6 May 2012 17:29

0

ответов

есть ли учебник Verilog, где вы создаете очень простой микропроцессор? [закрыто]

Я программист, желающий изучить Verilog. Что было бы удивительно изящно, так это учебник, в котором вы конструируете крошечный микропроцессор с очень простой конструкцией, что-то вроде Intel 4004, а затем...

fpga microprocessors verilog

вопрос задан: 25 April 2012 21:39

0

ответов

Присвойте синтезируемое начальное значение регистру в Verilog

Я новичок в ПЛИС, пытаюсь изучить Verilog. Как я могу «присвоить» значение регистру в постоянном блоке либо как начальное значение, либо как константу. Я пытаюсь сделать что-то подобное в приведенном ниже коде....

verilog

вопрос задан: 4 April 2012 14:31

0

ответов

В чем смысл «простого» блока begin-end?

Я читал сторонний Verilog и нашел это: function [31:0] factorial; ввод [3:0] операнд; reg [3:0] индекс; начать факториал = операнд? 1 : 0; for(index = 2; ...

system-verilog verilog

вопрос задан: 3 April 2012 23:47