verilog - список вопросов по программированию verilog

0

ответов

Что означает «net» в Verilog?

Я только начинаю изучать Verilog. Насколько я понимаю, в Verilog есть сетевые типы данных. Что означает сетка?

verilog

вопрос задан: 2 April 2012 11:16

0

ответов

Что включено в список чувствительности verilog always @*?

Меня немного смущает вопрос о том, что считается вводом, когда вы используете подстановочный знак @* в списке всегда блокируемой конфиденциальности. Например, в следующем примере, какие сигналы интерпретируются как входные данные...

digital-logic verilog

вопрос задан: 12 March 2012 20:38

0

ответов

Увеличение нескольких Genvars в Verilog Generate Statement

Я пытаюсь создать многоступенчатый компаратор в verilog, и я не могу понять, как увеличить несколько генваров в одном цикле генерации.Я пробую следующее: genvar i, j; //1-й уровень generate ...

hardware syntax-error verilog system-verilog hdl

вопрос задан: 5 March 2012 04:46

0

ответов

В Verilog выводится целочисленное значение со знаком, хранящееся в переменной типа reg

Как мне напечатать целочисленное значение со знаком, хранящееся в 8-битном регистре, объявленном как reg [7: 0] acc; Использование $ display ("acc:% d", acc) печатает беззнаковое значение. Каков правильный синтаксис для $ ...

verilog xilinx

вопрос задан: 17 February 2012 08:06

0

ответов

Что означает термин «Verilog Synthesis»? [closed]

Когда кто-то спрашивает вас, выполняли ли вы когда-нибудь синтез Verilog, что это на самом деле означает? Означает ли это написание кода, моделирование, загрузку кода на реальное оборудование или что-то еще? Я ...

verilog

вопрос задан: 13 February 2012 13:56

0

ответов

Разница между @ (posedge Clk); а <= 1'b1; и @ (posedge Clk) a <= 1'b1;

Есть ли разница между @ (posedge Clk); а <= 1'b1; и @ (posedge Clk) a <= 1'b1; Обратите внимание на точку с запятой после Clk. Я встречал похожие строки кода, когда просматривал ...

verilog system-verilog

вопрос задан: 18 January 2012 12:12

0

ответов

verilog always, begin and end evaluation

Я пытаюсь изучить Verilog по книге Понга П. Чу. У меня есть вопрос о том, как оценивается и реализуется блок always. Один стиль в коде автора ставит меня в тупик. В этом примере он ...

verilog

вопрос задан: 14 January 2012 23:13

0

ответов

Альтернативы readmemh в Verilog

Я пытаюсь загрузить значения из файла в такой двумерный массив. рег [31: 0] RAM [63: 0]; начальный $ readmemh ("memory.dat", RAM); Какие есть альтернативы? Если бы я хотел жестко запрограммировать ...

verilog

вопрос задан: 10 December 2011 22:53

0

ответов

Улучшенный отступ в двухрежимном режиме в Emacs

Я использую Emacs для изменения кода, который чередует Perl и Verilog. Я использую двухрежимный режим для переключения между ними, который работает должным образом. Проблема в том, что код Perl указан на ...

perl emacs code-formatting verilog

вопрос задан: 4 November 2011 23:00

0

ответов

Verilog Best Practice - Увеличение переменной

Я ни в коем случае не эксперт по Verilog, и мне было интересно, знает ли кто-нибудь, какой из этих способов увеличения значения лучше . Извините, если это слишком простой вопрос. Способ A: В комбинационной логике ...

verilog

вопрос задан: 4 November 2011 20:49

0

ответов

Verilog Barrel Shifter

Я хочу создать 64-битный баррель-шифтер в Verilog (повернуть вправо пока что). Я хочу знать, есть ли способ сделать это без написания оператора case из 65 частей? Есть ли способ написать какой-нибудь простой код ...

rotation verilog bit-shift shift case-statement

вопрос задан: 25 September 2011 04:08

0

ответов

Есть ли причина для инициализации (не сброса) сигналов в VHDL и Verilog?

Я никогда не инициализировал сигналы. Таким образом, любой сигнал, в котором отсутствует сброс или назначение, будет неизвестен или инициализирован. В некотором справочном коде у них есть инициализация. Это противоречит тому, чего я желаю. Также ...

initialization simulation vhdl verilog

вопрос задан: 17 June 2011 14:54

0

ответов

преобразование значения провода в целое число в verilog

Я хочу преобразовать данные в проводе в целое число. Например: провод [2: 0] w = 3'b101; Мне нужен метод, который преобразует это значение в «5» и сохранит его в виде целого числа. Как я могу сделать это лучше, чем ...

syntax binary integer verilog

вопрос задан: 14 April 2011 17:47

0

ответов

ШИРИНА АДРЕСА из ГЛУБИНЫ ОЗУ

Я использую конфигурируемую память DPRAM, где ГЛУБИНА ОЗУ является параметром. Как определить ШИРИНУ АДРЕСА по ГЛУБИНЕ ОЗУ? Я знаю соотношение RAM DEPTH = 2 ^ (ADDRESS WIDTH), т.е. ADDRESS WIDTH = log (...

verilog system-verilog

вопрос задан: 11 March 2011 18:02

0

ответов

Почему Verilog не считается языком программирования?

В классе профессор сказал, что студенты не должны говорить, что они научились программировать на Verilog. Он сказал, что что-то вроде Verilog не используется для программирования, а для разработки. Так чем же Verilog отличается ...

programming-languages verilog

вопрос задан: 26 February 2011 14:55

0

ответов

Есть ли у кого-нибудь количественные данные об использовании VHDL и Verilog?

VHDL и Verilog служат той же цели, но большинство инженеров предпочитают один из обоих языков. Я хочу узнать, кто какой язык предпочитает. Существуют десятки мифов и распространенных умозрений о ...

comparison vhdl verilog

вопрос задан: 11 February 2011 09:38

0

ответов

Правильный язык для моделирования оборудования [закрыто]

Мы разрабатываем «Модели оборудования» с использованием C. Наш текущий рабочий процесс: Структуры данных в "железе" модель "сделана" немного точной ", и потом протестировал. "Модель оборудования Bit Accurate" ...

c hardware verilog system-verilog systemc

вопрос задан: 8 February 2011 02:51

0

ответов

Исправлялись ли когда-нибудь ошибки в «Проектировании микросхем HDL» Дугласа Смита?

Моя копия «Проектирования микросхем HDL» Дугласа Смита - это девятое издание, июль 2001 года. В книге систематически допущена ошибка использования назначений блокировки для синхронной связи, что приводит к ...

verilog

вопрос задан: 6 February 2011 23:13

0

ответов

Существуют ли какие-либо полные системные грамматики Verilog с открытым исходным кодом?

Существуют ли какие-либо грамматики для системного Verilog с открытым исходным кодом? Я ищу System Verilog, а не простые грамматики Verilog.

verilog system-verilog

вопрос задан: 22 December 2010 18:47

0

ответов

Можно ли синтезировать $ readmem в Verilog?

Я пытаюсь реализовать микроконтроллер на ПЛИС, и мне нужно предоставить ему ПЗУ для его программы. Если я использую $ readmemb, будет ли он правильно синтезирован в ПЗУ? Если нет, то каков стандартный способ ...

verilog synthesis

вопрос задан: 1 December 2010 04:00

0

ответов

Компилятор Verilog для GDSII (с открытым исходным кодом)

Может быть, этот вопрос немного не для StackOverflow, а для обоих компиляторов и Verilog ( который можно рассматривать как язык программирования) относятся к этому проекту. Где я могу найти открытый исходный код (или ...

compiler-construction verilog circuit vlsi

вопрос задан: 15 November 2010 15:54

0

ответов

Обработка параметризации в пакетах SystemVerilog

SystemVerilog добавил пакеты для предоставления пространств имен для общих частей кода (функций, типов, констант и т. Д.). Но поскольку пакеты не создаются, они не могут быть параметризованы, поэтому, имея дело с ...

verilog system-verilog

вопрос задан: 16 October 2010 22:37